PLL: Yes, מטרה עיקרית: Memory, DDR2, קֶלֶט: SSTL-18, תְפוּקָה: SSTL-18, מספר מעגלים: 1, יחס - קלט: פלט: 1:10,
PLL: No, תְפוּקָה: Clock,
PLL: Yes, מטרה עיקרית: SONET/SDH, Stratum, קֶלֶט: LVCMOS, תְפוּקָה: LVCMOS, LVPECL, מספר מעגלים: 1, יחס - קלט: פלט: 11:13,
PLL: Yes, מטרה עיקרית: SONET/SDH, Telecom, קֶלֶט: LVCMOS, תְפוּקָה: LVCMOS, LVPECL, מספר מעגלים: 1, יחס - קלט: פלט: 6:5,
PLL: Yes, מטרה עיקרית: 3G, Ethernet, SONET/SDH, קֶלֶט: LVCMOS, LVDS, LVPECL, תְפוּקָה: LVDS, מספר מעגלים: 1, יחס - קלט: פלט: 2:2,
PLL: Yes, מטרה עיקרית: SONET/SDH, קֶלֶט: CMOS, תְפוּקָה: CML, CMOS, מספר מעגלים: 2, יחס - קלט: פלט: 3:3,
PLL: Yes, מטרה עיקרית: Ethernet, SONET/SDH, Telecom, קֶלֶט: LVCMOS, תְפוּקָה: LVCMOS, מספר מעגלים: 1, יחס - קלט: פלט: 11:10,
PLL: Yes, מטרה עיקרית: Ethernet, SONET/SDH, קֶלֶט: CML, תְפוּקָה: CML, מספר מעגלים: 1, יחס - קלט: פלט: 2:2,
